对铜基材纯锡镀层来说，要不要打镍底，先看的不是外观，也不是防氧化，而是有没有锡须场景。只要是低压、近间距、带控制或采样界面的设备，纯锡层上的残余应力、铜锡金属间化合物和装配压应力就都可能把锡须推出来。镍底是在降这条风险链，不是在做表面装饰。
镀锡不是上了就完
铜排要不要打镍底，不是先问“导不导电”，也不是先问“好不好看”。先问两件事：是不是纯锡镀层，附近导体间距是不是已经近到足以被一根金属丝跨过去。如果答案都是是，这就不是单纯防氧化问题，而是短路风险问题。
锡须不是脏东西，是镀层自己长出来的金属丝
NASA 把定义写得很清楚。锡须是从锡表面长出来的导电晶体，常见能长到几毫米，少数超过 10 mm。它和枝晶不是一回事。枝晶要湿气和电场；锡须不需要。NASA 还明确写了，锡须可以自己长出来。
NASA 直接把 whisker 和 dendrite 分开了。锡须是从表面往外长的金属丝，不靠潮气，不靠外加电场。
真正把它顶出来的，是应力
NASA 没把机理说成唯一答案，但把高频触发条件列得很完整。亮锡电镀残余应力更高；锡在铜基材上会长 Cu6Sn5 这类金属间化合物；锁螺母、夹紧、弯折、划伤、热膨胀失配，都会继续加压。对铜排来说，这几项都很日常。镀完再折、装完再锁、纯锡直接压在铜上，都是典型风险组合。
NASA 没把机理说成唯一答案，但把高频触发条件讲得很清楚：亮锡残余应力、铜锡金属间化合物、锁紧压应力、弯折、划伤和热膨胀失配，都会把锡须往外顶。
它不是只让信号抖一下
NASA 把后果分得很直。低压高阻抗回路，可能直接形成稳定短路，因为熔断一根锡须可能要超过 50 mA。电流再大一点，现场会看到瞬态短路。再往上，不只是“烧断一根须”。NASA 给过更狠的边界：在约 150 torr 条件下，13V / 15A 就可能维持金属蒸气电弧。对带控制板、采样板和近间距辅路的铜排系统，这不是边角料风险。
NASA 给的不是单一故障图，而是一整套 failure modes。低压近间距会桥连，高电流高电压条件下还可能拉出更重的后果。
什么时候该打镍底
如果是铜基材上的纯锡镀层，又落在低压、近间距、后面还要锁紧或装配变形的电子设备里，镍底值得优先考虑。原因很简单：先挡一层铜锡金属间化合物，再减一层应力源。Storm 的铜排镀锡说明直接给了场景判断：低压近间距电子设备建议 nickel underplating。CALCE 的白皮书也更克制：镍底是 pure tin finish 下的优选 barrier layer，但不是永久封死风险。
NASA 自己对 mitigation 的态度也很稳。先避 pure tin，再谈 replate、conformal coat 和 application-specific risk。工程上别把话说满。镍底不是免死牌，但在该上的场景里，比“反正已经镀锡了”靠谱得多。
NASA 对 mitigation 的态度很克制：先避 pure tin，再谈 replate、conformal coat 和 application-specific risk。镍底是降风险动作，不是免死牌。
一句话收尾：
铜排镀锡时，先问有没有锡须场景，再决定要不要打镍底。
